底板设计参考
本文档提供 Rhino Core Q64 智能模组底板设计的关键指导，帮助客户快速完成底板原理图设计与 PCB Layout。
连接器选型
核心板通过以下松下板对板连接器与底板对接：
| 核心板连接器 | 型号 | 底板对手件 | PIN 数 | 间距 |
|---|---|---|---|---|
| J1, J2, J3 | AXK600337YG | AXK500137YG | 100 PIN | 0.5mm |
| J4 | AXK680337YG | AXK580137YG | 80 PIN | 0.5mm |
底板连接器选型时请注意 PIN 数、间距和堆叠高度与核心板匹配。
信号完整性设计要求
阻抗控制
以下高速接口需进行阻抗控制。底板走线阻抗应与核心板保持一致：
| 接口 | 阻抗要求 |
|---|---|
| MIPI DSI | 差分 100Ω |
| MIPI CSI | 差分 100Ω |
| eDP | 差分 100Ω |
| PCIe Gen3 | 差分 85Ω |
| USB 3.1 Gen1 | 差分 90Ω |
| USB 2.0 | 差分 90Ω |
| SDIO（SD 3.0 SDR104） | 单端 50Ω |
等长要求
高速差分对需进行等长控制，对内长度偏差控制在 ±5mil 以内。不同接口的具体线长要求请参考产品规格书附件，或联系阿加犀 FAE 获取。
各接口设计要点
串口（UART）
- 串口电平为 1.8V，底板设计时请注意电平匹配。
- Debug 串口仅作调试使用，不可用于其他功能。
- RS485 / RS232 需在底板自行设计转换芯片。
- BT 四线串口建议参考我司配套主板设计，以减少软件开发工作量。
SPI 接口
- SPI 总线电平为 1.8V，底板设计时请注意接口电平匹配。
- 所有 SPI 仅支持主模式，不能做从机。
- 每个 SPI 仅预留一个 CS 片选信号，若需外挂多个 SPI 从设备，请咨询我司。
- SPI 转 CAN 为我司配套主板已验证适配，建议 CAN 通信需求直接复用。
I2C 接口
- I2C 总线电平为 1.8V，底板设计时请注意电平匹配。
- 所有 I2C 接口核心板上无上拉，底板需自行上拉，上拉电阻建议 2.2kΩ。
- 信号线上建议预留 0Ω 串阻，根据实际需求调整阻值。
- CCI I2C 为摄像头专用 I2C，不可用于其他设备。
- SSC I2C 为 Sensor 专用，若有加速度计/陀螺仪等设备请使用 SSC I2C。
I2S 接口
- 所有 I2S 可配置为 PCM 或 TDM，数据通道可配置为输入或输出。
SoundWire 接口
- SoundWire 总线拓扑支持星形和菊花链。
- 核心板已为 WCD9385 Codec 完成软硬件适配，建议有 Codec 需求的使用我司底板设计。
TF 卡（SD）接口
- 支持 SD v3.0，最大速率支持 SDR104，支持双电平。
- 插入检测为低有效，请根据使用的 SD 卡座插入检测逻辑设计电路，信号线上上拉均为预留。
- 参考电路请联系阿加犀 FAE 获取。
MIPI CSI 接口
- 底板设计阻抗与核心板保持一致（差分 100Ω）。
- 4 组 CSI 均为 4lane，支持 D-PHY 和 C-PHY。
- 我司配套底板设计采用 MIPI D-PHY，如需 C-PHY 接口请自行设计。
MIPI DSI 接口
- 底板设计阻抗与核心板保持一致（差分 100Ω）。
- 1 组 DSI 为 4lane，支持 D-PHY 和 C-PHY。
- 我司参考底板使用 D-PHY 接口。
eDP 接口
- 核心板原生支持 4lane eDP 接口。
- QCS6490 原生支持 eDP，不需要底板桥接芯片。
PCIe 接口
- AC 耦合电容：板上已有 TX AC 电容。若有连接器，请靠近连接器位置放置。
- 底板设计阻抗与核心板保持一致（差分 85Ω）。
- PCIe0 为 Gen3 × 1 lane（1 对差分），不支持 NVMe。
- PCIe1 为 Gen3 × 2 lane（2 对差分），支持 NVMe。
USB 接口
- USB0 为 USB 3.1 Gen1（5Gbps），兼容 DP 模式，支持 DP 4 Lane。
- USB1 为 USB 2.0 HS。
- 底板设计阻抗与核心板保持一致（差分 90Ω）。
底板设计 Checklist
| 检查项 | 说明 | 状态 |
|---|---|---|
| 连接器型号 | 底板连接器型号与核心板匹配 | ☐ |
| 电源设计 | VBATT 3.5V~4.2V 稳定供电，建议 3.8V；预留 ≥2×47μF 电容 + TVS 管 | ☐ |
| 上电自启 | 需自行设计触发电路，不能通过 PM_CBL_PWR_N 实现 | ☐ |
| 电平匹配 | 1.8V I/O 电平接口需通过电平转换芯片连接 3.3V / 5V 外设 | ☐ |
| I2C 上拉 | 底板 I2C 总线需自行上拉 2.2kΩ | ☐ |
| 阻抗控制 | 高速信号（CSI/DSI/eDP/PCIe/USB）需进行阻抗匹配 | ☐ |
| ESD 防护 | 外部接口需添加 ESD 保护器件 | ☐ |
| 散热设计 | 确保核心板散热路径畅通，必要时增加散热片或风扇 | ☐ |
| 复位电路 | PM_RESIN_N 和 KPD_PWR_N 需正确接入 | ☐ |
| 烧录电路 | FORCE_USB_BOOT（高有效）需可拉高进入烧录模式 | ☐ |
提示
以上为底板设计核心要点。如需完整的参考设计资料（原理图、PCB 源文件、Layout 指南），请联系阿加犀 FAE 获取：noah.yang@aidlux.com。